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#C
2편
Hardware ProjectRISC-V 5단 파이프라인 프로세서 Verilog 설계: 해저드 검출과 포워딩 유닛
RV32I 명령어 전체를 지원하는 RISC-V 5단 파이프라인 프로세서를 Verilog로 설계했다. 해저드 검출 유닛과 포워딩 유닛으로 데이터·제어 해저드를 해결하고 iverilog와 GTKWave 파형으로 검증한 과정을 담았다.
Hardware ProjectZynq-7000 FPGA AI 가속기 설계: CNN·FC 코어와 AXI CDMA 데이터 이동
Zynq-7000 FPGA에 CNN·Fully Connected 연산 코어와 AXI CDMA 데이터 무버를 설계해 AI 가속기를 만들었다. 설계 흐름, 메모리 맵, 코어와 무버 검증, 5단계 AI 모델 구성까지 Vivado·Vitis 작업을 정리했다.